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S/PDIF Transmitter Input Data Timing
The timing requirements for the S/PDIF transmitter are given
in Table 36 . Input signals are routed to the DAI_P20–1 pins
using the SRU. Therefore, the timing specifications provided
below are valid at the DAI_P20–1 pins.
Table 36. S/PDIF Transmitter Input Data Timing
K Grade
Y Grade
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t SISFS 1
t SIHFS 1
t SISD 1
t SIHD 1
t SITXCLKW
t SITXCLK
t SISCLKW
t SISCLK
Frame Sync Setup Before Serial Clock Rising Edge
Frame Sync Hold After Serial Clock Rising Edge
Data Setup Before Serial Clock Rising Edge
Data Hold After Serial Clock Rising Edge
Transmit Clock Width
Transmit Clock Period
Clock Width
Clock Period
3
3
3
3
9
20
36
80
3
3
3
3
9.5
20
36
80
ns
ns
ns
ns
ns
ns
ns
ns
1
The serial clock, data and frame sync signals can come from any of the DAI pins.The serial clock and frame sync signals can also come via PCG or SPORTs. PCG’s input can
be either CLKIN or any of the DAI pins.
SAMPLE EDGE
t SITXCLKW
t SITXCLK
DAI_P20–1
(TxCLK)
t SISCLK
t SISCLKW
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
t SISFS
t SISD
t SIHFS
t SIHD
DAI_P20–1
(SDATA)
Figure 32. S/PDIF Transmitter Input Timing
Oversampling Clock (TxCLK) Switching Characteristics
The S/PDIF transmitter requires an oversampling clock input.
This high frequency clock (TxCLK) input is divided down to
generate the internal biphase clock.
Table 37. Oversampling Clock (TxCLK) Switching Characteristics
Parameter
Frequency for TxCLK = 384 × Frame Sync
Frequency for TxCLK = 256 × Frame Sync
Frame Rate (FS)
Max
Oversampling Ratio × Frame Sync <= 1/t SITXCLK
49.2
192.0
Unit
MHz
MHz
kHz
Rev. J |
Page 40 of 60 |
July 2013
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